위상지연을 이용한 Integer-N 방식의 위상-지연고정루프

Abstract

현대 사회는 데이터가 단순한 문서나 음성에서부터 고해상도의 동영상 및 고품질의 음성정보에 이르기까지 대용량의 정보를 신속하고 정확하게 전달하기 위해 고속화, 고성능화 그리고 다기능이 요구되는 통신 시스템을 끊임없이 개발하고 있다. 최근 다양한 멀티미디어와 인터넷과 같은 정보통신 기술의 급격한 발달로 대량의 멀티미디어 데이터를 고속으로 전송하려는 연구들이 많이 진행됨에 따라 메모리 인터페이스의 병목현상을 최소화 시키며 메모리의 데이터 대역폭을 확대시키는 여러 방안들이 연구되고 있다. [1-2] 각종 통신 시스템의 송수신기의 고속화 및 고주파수화 추세를 만족시키기 위해 위상고정루프는 빠른 위상 고정 시간과 낮은 위상 잡음 및 지터 특성이 요구된다. 이러한 특성을 얻기 위한 연구에는 단계적 대역폭 변화방식을 이용한 디지털 위상고정루프[3], 적응적 대역폭 조절기를 이용한 위상고정루프 그리고 듀얼 슬로프 위상/주파수 검출기(dual slope phase frequency detector; PFD)를 이용한 구조들이 있다. 또한 PLL의 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 최소화 하기위해 다양한 위상고정루프 구조들도 연구되어 왔다. 이러한 구조들은 각각 전체 적인 칩 면적 증가, 늦은 동작 속도, 소비전력 증가, 느린 위상고정 시간 및 위상 잡음 증가 등의 문제점들을 가지고 있다. 특히 커패시터의 크기를 최소화 하기위해 사용되는 복잡한 구조의 커패시턴스 스케일러는 잡음원이 되며 동작 주파수 범위도 제한되는 문제점을 야기할 수 있다. 본 논문에서는 고속통신에서 필요한 Low Jitter 특성과 one chip PLL에서 문제시 되는 커패시터를 줄이기 위해 지연고정루프(DLL)과 위상고정루프(PLL)의 특징을 혼합하여 연구하였다. 지연고정루프(DLL)은 1차의 전달함수 구조이므로 빠른 락킹 및 Low Jitter 특성엔 좋은 성능을 나타낸다.[4] 반면 위상고정루프는(PLL)은 보편적으로 3~4차의 전달 함수 구조를 가지며 설계가 어렵고 Low Jitter 특성에 만족하기 힘들지만 지연고정루프에서 하기 힘든 주파수 체배가 가능하다. 이와 같은 특성을 이용하여 DLL의 Low Jitter 특성과 PLL의 주파수 체배 특성을 가지는 위상·지연고정루프(PDLL)을 제안하였다. 본 논문의 위상·지연고정루프(PDLL)을 설계할 때 HSPICE 시뮬레이션을 통하여 결과를 검증하고, 설계를 최적화 하였다. 제안된 위상·지연고정루프는 TSMC 및 Samsung 0.18μm 공정을 통해 고정(Locking)됨을 확인하였다. 또한 Layout시 Samsung 0.18μm 공정 룰을 사용하였다. core의 크기는 싱글루프 구조일 때 217 μm × 952.5 μm 이고, 듀얼루프 구조일 때에는 344 μm × 974 μm 이다.