저항 및 커패시턴스 스케일링 구조를 이용한 위상고정루프

Abstract

본 논문에서는 저항 및 커패시턴스 스케일링 구조를 이용한 위상고정루프 구조를 제안하였다. 제안된 구조를 이용하여 빠른 위상고정 시간을 목표로 한 고속 위상고정루프와 낮은 위상잡음을 위한 저잡음 위상고정루프를 각각 설계하였다. 고속 위상고정루프는 빠른 위상고정 시간을 위해 루프필터 스케일링 효과를 이용하여 최대한 넓은 대역폭을 갖게 하고, 저잡음 위상고정루프는 위상잡음과 기준 주파수 의사 잡음 크기를 최소화하기 위해 좁은 대역폭과 작은 리플 진폭을 갖도록 하고 커패시터의 면적도 최소화 하도록 설계 하였다. 각 위상고정루프는 0.35㎛ 표준 CMOS 공정으로 제작한 후, 그 특성을 조사한 결과는 다음과 같다. 1. 위상고정루프의 위상고정 상태에 따라서 세 개의 전하펌프 전류 크기와 방향을 제어하여 루프필터의 저항과 커패시턴스 실효값을 스케일링 할 수 있었다. 2. 위상고정 상태 표시기를 이용하여 위상이 고정되지 않을 때는 큰 전하펌프 전류와 루프필터 스케일링 구조를 통해 넓은 대역폭을 갖도록 하고, 위상이 고정된 상태에서는 좁은 대역폭과 작은 리플 진폭을 가지도록 하여 위상고정 시간, 위상잡음 그리고 기준 주파수 의사 잡음 특성이 개선되었다. 3. 고속 위상고정루프는 6㎲이하의 비교적 빠른 위상고정 시간을 가지며, 851.2MHz 출력 주파수에서 측정된 위상잡음은 -90.45 dBc/Hz @1MHz이었다. 4. 저잡음 위상고정루프는 30㎲이하의 비교적 빠른 위상고정 시간을 가지며, 851.2MHz 출력 주파수에서 측정된 위상잡음은 -105.37 dBc/Hz @1MHz 그리고 기준 주파수 의사 잡음은 -50dBc 이었다. 제안된 링 발진기를 사용한 위상고정루프의 위상잡음 특성은 그다지 우수하지 않지만 위상고정 시간은 빠른 것으로 나타났다. 향후 보다 빠른 위상고정 시간을 위해 위상고정 상태 표시기 회로를 개선하고 위상잡음 특성을 위해 LC 발진기를 이용한 저잡음 위상고정루프에 관한 연구를 진행한다면 더욱 우수한 특성을 얻을 수 있을 것으로 기대된다.

In this paper, a novel phase locked loop(PLL) architecture with resistance and capacitance scaling scheme has been proposed. We designed two PLLs which have fast locking and low noise characteristics based on the proposed architecture. The fast locking PLL has been designed to have wide loop bandwidth with the scaling of elements on loop filter. The low noise PLL has been also designed to have narrow loop bandwidth and small ripple to reduce the phase noise and reference spur, while making the capacitor that occupying the larger portion of the chip as small as possible. Each PLL has been fabricated with 0.35㎛ standard CMOS process and experimentally verified. The proposed PLL has three charge pumps. The effective capacitance and resistance of the loop filter can be scaled up/down according to the locking status by controlling the direction and magnitude of each charge pump current. It can change the bandwidth and improve the locking time, phase noise and reference spur characteristics. The fast locking PLL has the locking time of less than 6㎲ and the phase noise of -90.45 dBc/Hz @1MHz at 851.2MHz output frequency. The low phase noise PLL has the locking time of less than 30㎲, the phase noise of -105.37 dBc/Hz @1MHz and the reference spur of -50dBc at 851.2MHz output frequency. The proposed PLL shows a little poor phase noise performance because of a noisy ring oscillator but a short locking time. We can expect good characteristics through improving the locking status indicator(LSI) circuits for fast locking, and using a less noisy LC voltage controlled oscillator for low phase noise.