이산 루프필터를 이용한 시그마-델타 변조기 Fractional-N 위상고정루프

Abstract

위상고정루프는 넓은 대역폭을 가지기 위해 Fractional-N 분주기를 사용한다. 넓은 대역폭을 확보하는 대신, Fractional-N 위상고정루프는 Fractional 스퍼의 문제점을 가지게 된다. 본 논문은 Fractional 스퍼를 줄이기 위해 시그마-델타 변조기와 이산 루프필터를 사용하였다. 시그마-델타 변조기는 신호를 무작위로 생성하고, 잡음정형이 되도록 하여 작은 크기의 스퍼 값을 가지는 Fractional-N 위상고정루프를 구현 할 수 있도록 해준다. 3개의 스위치로 제어되는 이산 루프필터는 전압 크기를 줄여 칩의 면적은 비슷하고 Fractional 스퍼 크기는 감소시킨다. 제안된 회로는 HSpice를 사용하여 시뮬레이션 하였으며, 기존의 Fractional-N 위상고정루프 보다 우수한 특성의 결과를 얻을 수 있었다.

PLL’s have used a fractional-N divider to achieve wider bandwidth. Fractional-N PLL can achieve a wide bandwidth, but it causes fractional spurs. In this thesis, the sigma-delta modulator is used to reduce fractional spur which is generated by the fractional divider. It needs a narrow bandwidth to suppress the fractional spurs effectively and consequently resulting in the large size capacitors and resistor in loop filter. To suppress the fractional spurs, sigma-delta modulator and a discrete loop filter are used in the proposed PLL. The sigma-delta modulator generates random signal and does a noise shaping to suppress fractional spur. The discrete loop filter reduces the magnitude of resulting in the reduction of fractional spurs. The discrete loop filter used in the PLL requires only small size capacitors and switches. The proposed PLL has been designed with HSpice. The simulation results show that the proposed PLL is better than conventional fractional-N PLL.