델타-시그마 변조기와 스퍼감소회로를 사용하여 스퍼 크기를 줄인 위상고정루프

Abstract

통신 시스템에서 더욱 많은 정보를 더욱 빨리 주고받으려면 이에 사용되는 주파수 대역 또한 더욱 높아져야한다. 고주파 대역에서의 안정적인 동작을 위해 더욱 고성능의 주파수 합성기가 요구되고 있다. 따라서 주파수 합성기로 가장 일반적으로 사용되고 있는 위상고정루프(Phase Locked Loop: PLL) 성능 특성은 전체 시스템의 안정도로 직결되는 주요한 요소라 할 수 있다. 위상고정루프의 성능지표 중 통신 시스템에서는 잡음, 특히 스퍼 특성이 매우 중요하게 작용한다. 스퍼는 통신 도중 간섭 및 방해를 일으키므로 최대한 감소시켜야만 하는 성분이다. 칩이 점차 소형화되어짐에 따라 스퍼가 시스템에 미치는 영향 또한 점차 증가되고 있기 때문에 스퍼를 보다 많이 제거할 수 있는 위상고정루프가 요구되어지고 있다. 위상고정루프에서 발생하는 스퍼를 크게 기준 입력신호에 의해 생성되는 기준신호 스퍼와 각각의 구성요소에서 생성되는 스퍼로 구분할 수 있다. 위상고정루프의 구성요소를 개선하여 스퍼 생성을 억제하려는 연구가 활발히 이루어지고 있다.[1]-[3]. [1]의 방법은 적분기를 이용한 구조를 발진기 회로에 추가시켜 기준신호 스퍼를 줄였고 [2]의 방법은 LC발진기를 개선하여 발진기 자체가 생산하는 스퍼의 크기를 줄였으나 이 방법들은 발진기의 구조가 상당히 복잡하여 설계 부담이 많이 증가하였다. 루프필터 대역폭을 줄이거나 발진기의 이득을 낮춰 스퍼의 크기를 줄이는 시도가 있었으나 반작용으로 위상고정 시간이 증가하게 되었다.[3]-[4] 기준신호를 부스팅하여 공급하는 새로운 기법[5]이 제안되었다. 이는 기준신호 스퍼의 크기는 줄였으나 위상잡음특성이 나빠지는 부작용을 초래하였다. Fractional-N 구조에 자가 주입기법을 도입[6]하여 필연적으로 동반되는 fractional 스퍼를 줄이는 시도가 제안되었다. 하지만 발진기 출력신호가 지연되는 과정에서 외부요인에 변화가 생길 경우 지연시간을 정확히 제어하기가 매우 힘들어진다. 스퍼에 해당하는 신호, 그 자체를 상쇄시켜 줄여주는 기법[7]이 제안되었고 스퍼의 크기를 다소 줄이는데 성공하였으나 이를 위해 복잡한 구조가 동반되어 설계하기가 다소 어려워진다. Integer-N 분주기의 단점을 보완하고 Dual Modulus 전치분주기를 사용하여 높은 주파수 대역에서도 낮은 전력으로 동작이 가능하게 한 Fractional-N PLL이 제안되었다.[8] [8]은 적용 가능한 주파수가 제한적이고, 복잡한 구조에서 동반되는 면적문제 또한 가지게 된다. 적응적 위상잡음 상쇄기를 활용하여 Fractional-N PLL이 넓은 대역폭을 가지고 낮은 전력에서도 동작하게 하였다.[9] [9]의 구조는 PLL의 크기를 좌우하는 커패시터가 무려 4차에 걸쳐 사용된다는 점과 복잡한 구조의 디지털 블록을 사용하기 때문에 전체적인 면적이 커지고 설계하기 다소 어려워진다. Digital-to-Analog Converter(DAC)를 사용한 PLL이 제안되었다.[10] 이는 전력소모가 커지고 면적 또한 커지는 문제가 생겼다. 본 논문에서는 델타-시그마 변조기를 통해 스퍼 잡음을 보다 높은 주파수 대역으로 이동시킨 후 루프 필터로 제거하는 방법과 스퍼감소회로를 통해 한 주기당 발생하는 초과위상변이(excess phase shift)를 줄여 스퍼를 감소시키는 방법을 함께 사용하여 스퍼의 크기를 크게 줄였다. 이 방법이 가지는 또 다른 의의는 각 구성요소의 성능을 개선하지 않고도 회로 전체 스퍼의 크기를 감소시킬 수 있다는 점이다.

A PLL was proposed that reduces spur size by using the delta-sigma modulator and a spur reduction circuit. The delta-sigma modulator let the LF remove noise easier by moving the spur noise into higher frequency band. Therefore, by appropriately adjusting the bandwidth of PLL, the spur size can be greatly reduced. The spur reduction circuit makes the spur size small by reducing the LF voltage area that generated during the period of reference signal. The spur reduction circuit is designed simply so that it hardly affects the size of the PLL. The proposed PLL with these two methods is designed with a 0.18um CMOS process with a 1.8V supply voltage, and simulation results show the spur size of the proposed PLL is reduced by almost 20dB. The spur reduced PLL can be widely used in communication system with narrow bandwidth .