강판 결함 검출용 저전력 이득 조절 증폭기 설계

Abstract

본 논문은 강판 결함 검출용 저전력 PGA를 제안하며 제안된 회로는 강판 결함 검출 시스템의 홀 센서에 서 나오는 전기신호를 검출하려는 결함의 종류에 따라 증폭도를 조절하여 전기신호를 증폭하는 역할을 한다. 제안된 PGA는 축퇴저항 차동증폭기 구조를 통해 외부 잡음을 줄이고 짝수 고조파 성분을 제거하여 더 높은 선형성을 가지도록 설계하였다. 그리고 제안된 PGA의 이득 조절단은 칩의 크기 및 선형성을 고려하여 스위치 온-저항 효과와 수동소자로 병렬 형태의 구조를 가지며 dc 전압 강하 없이 6dB, 12dB, 20dB, 26dB, 32dB, 40dB, 60dB 총 7가지 이득으로 조절 가능하도록 설계하였다. 제안된 PGA는 Magnachip/SK Hynix 0.18μm CMOS 1poly-6metal 공정을 기반으로 구현하여 Hspice를 사용한 시뮬레이션을 통하여 동작을 검증하였고, 레이아웃은 Cadence Virtuoso를 이용해 회로를 구성하였으며 Mentor의 Calibre를 이용하여 DRC 및 LVS를 검증하였다. 이를 통해 제안한 PGA는 6dB ∼ 60dB 이득을 가지고, 최대 0.18dB의 우수한 이득 오차 특성을 보였다. 또한 전원전압 1.8V에서 0.47mW의 저전력 소비특성을 보였다. 그리고 제안된 PGA의 전체 칩 크기는 0.016μm2 로 작은 면적을 차지하였다.