Fractional spur를 억제한 single-PLL 구조의 fractional-N 주파수 합성기
- Alternative Title
- A fractional spur suppressed fractional-N frequency synthesizer with a fractional divider single-PLL architecture
- Abstract
- In this paper, the fractional-N phase-locked loop(PLL) architecture for locking time reduction and fractional spur suppressing is proposed based on the adaptive bandwidth and capacitance scaling scheme. The adaptive bandwidth is controlled by charge pump current and effective capacitance of loop filter which can be scaled up/down depending on the lock status. It has been simulated by HSPICE in a CMOS 0.35um process, and show that locking time is less than 50μs with the loop filter of 3nF and 200pF capacitors, and 1.5kΩ resistor.
- Issued Date
- 2007
- Awarded Date
- 2007. 2
- Type
- Dissertation
- Publisher
- 부경대학교 대학원
- Alternative Author(s)
- Choi, Jeong-Min
- Affiliation
- 부경대학교 대학원
- Department
- 대학원 전자공학과
- Advisor
- 최혁환
- Table Of Contents
- 1. 서론 = 1
2. 위상 고정루프의 이론 및 구조 = 3
2.1 전하펌프-위상 고정루프^［3］ = 3
2.2 위상 고정루프의 구조^［7］ = 5
2.2.1 위상 주파수 검출기 = 5
2.2.2 전하 펌프와 루프 필터 = 8
2.2.3 전압제어 발진기 = 10
2.2.4 주파수 분주기^［9］ = 12
2.3 위상 고정루프의 전달 함수^［10-11］ = 13
2.4 전하펌프-위상 고정루프의 선형적 분석 = 17
2.5 주파수 분주기 구조에 따른 위상 고정 루프 = 19
2.5.1 Integer-N 구조 = 19
2.5.2 Fractional-N 구조 = 20
3. Fractional spur 억제 구조의 Fractional-N 위상 고정루프 = 23
3.1 Capacitance Scaling 구조의 위상 고정루프^［12］ = 23
3.2 Adaptive bandwidth를 이용한 Fractional-N 위상 고정루프 = 24
3.3 제안한 위상 고정루프의 구조 = 28
4. 시뮬레이션 결과 = 42
5. 결론 = 45
참고문헌 = 46
- Degree
- Master
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