위상차 전압 변환기를 이용한 Fractional-N 위상고정루프

Abstract

최근 휴대폰, 노트북 등 여러 통신 시스템과 멀티미디어의 발달로 인해 무선 통신 시스템, 고속 메모리 시스템에서의 고성능 주파수 합성기의 중요성이 날로 더해지고 있으며 이러한 시스템에서의 주파수 합성기인 PLL(Phase Locked Loop)은 전체 시스템의 성능을 좌우하는 중요한 부품이 되었다.[1] 무선통신시스템에서 사용하는 주파수 합성기는 시스템 요구조건을 만족하면서 여러 가지 잡음에 대한 영향을 막기 위해 낮은 위상 잡음, 빠른 locking 시간, 작은 주파수 분해능 등을 요구한다. 이러한 연구의 하나로 fractional-N 방식의 위상고정루프가 나오게 되었다. 기존에 통신 방식에서는 Integer-N 방식을 사용하였지만, 채널 간격이 좁은 통신 시스템에 사용하게 되면 좁은 대역폭 때문에 Locking 시간이 길어지므로써 더 이상 integer-N 방식을 적용하는 것이 어려워졌다. 이러한 문제점의 해결책으로 입력 주파수의 분수배로 주파수를 합성하는 fractional-N 방식이 제안되었다. 그러나 fractional-N방식은 주파수를 더욱 효율적으로 사용할 수 있지만 fractional spur의 문제가 발생하였다. Fractional spur를 억제하기 위해서 delta sigma의 차수를 올리거나 DAC를 방법 등이 해결책으로 제시되고 있다 [2]-[5]. 그러나 이러한 방법들은 더욱 회로가 복잡해지며 전력 소모 또한 크게 증가하고 칩 면적 또한 커져서 생산 비용이 많이 소비된다. 이 논문에서는 간단한 Phase difference-to-Voltage Converter (PDVC)를 이용하여 칩의 크기와 전력 사용을 줄인 PDVC ΔΣ fractional-N 위상고정루프를 제안한다. 그림 1.1은 전하 펌프의 전류량의 따라 주파수 합성기의 출력 주파수 스펙트럼 파형을 도시해 놓은 것이다. CP의 전류량이 많으면 대역폭이 좁아지지만 fractional spur의 크기가 커지는 문제점이 발생된다. 반대로 CP의 전류량이 작아지면 fractional spur의 크기는 줄어들지만 대역폭이 커지게 된다. 이러한 문제점을 해결하기 위해 PDVC 회로를 전하 펌프(CP)에 연결하여 전류량을 조절한다. PDVC 회로는 주파수 검출기(PFD) 출력 신호의 차이를 비교하여 전하펌프(CP)의 전류량을 조절하는 방법을 통하여 fractional spur의 크기를 감소시킨다.